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    邏輯電平設計規範有哪些?

    TTL 器件和 CMOS 器件的邏輯電平

    1.1:邏輯電平的一些概念

    要了解邏輯電平的內容,首先要知道以下幾個概念的含義

    1:輸入高電平(VIH): 保證邏輯門的輸入為高電平時所允許的最小輸入高電平,當輸入電平高於 VIH 時,則認為輸入電平為高電平。

    2:輸入低電平(VIL):保證邏輯門的輸入為低電平時所允許的最大輸入低電平,當輸入電平低於 VIL 時,則認為輸入電平為低電平。

    3:輸出高電平(VOH):保證邏輯門的輸出為高電平時的輸出電平的最小值,邏輯門的輸出為高電平時的電平值都必須大於此 VOH。

    4:輸出低電平(VOL):保證邏輯門的輸出為低電平時的輸出電平的最大值,邏輯門的輸出為低電平時的電平值都必須小於此 VOL。

    5:閥值電平(VT):數字電路芯片都存在一個閾值電平,就是電路剛剛勉強能翻轉作時的電平。它是一個界於 VIL、VIH 之間的電壓值,對於 CMOS 電路的閾值電平,基本上是二分之一的電源電壓值,但要保證穩定的輸出,則必須要求輸入高電平> VIH,輸入低電平<VIL,而如果輸入電平在閾值上下,也就是 VIL~VIH 這個區域,電路的輸出會處於
    不穩定狀態。

    邏輯電平設計規範有哪些?

    對於一般的邏輯電平,以上參數的關係如下:

    VOH > VIH > VT > VIL > VOL。

    6:IOH:邏輯門輸出為高電平時的負載電流(為拉電流)。

    7:IOL:邏輯門輸出為低電平時的負載電流(為灌電流)。

    8:IIH:邏輯門輸入為高電平時的電流(為灌電流)。

    9:IIL:邏輯門輸入為低電平時的電流(為拉電流)。

    扇出能力也就是輸出驅動能力,通常用驅動同類器件的數量來衡量。

    10:TTL: 扇出能力一般在 10 左右。

    11:CMOS:靜態時扇出能力達 1000 以上,但 CMOS 的交流(動態)扇出能力沒有這樣高,要根據工作頻率和負載電容來考慮決定。

    限製因素是輸入信號上升時間:本身輸出電阻和下級輸入電容形成積分電路影響輸入信號的上升時間(輸入信號從低電平上升到VIH min 所需時間),實際電路當中,盡量使被驅動輸入端限製在 10 以內。

    12:ECL:由於 ECL 的工作速度高,考慮到負載電容的影響, ECL 的扇出一般限製在10 以內。

    門電路輸出極在集成單元內不接負載電阻而直接引出作為輸出端,這種形式的門稱為開路門。開路的 TTL、 CMOS、 ECL 門分別稱為集電極開路( OC)、漏極開路( OD)、發射極開路( OE),使用時應審查是否接上拉電阻( OC、 OD 門)或下拉電阻( OE 門),以及電阻阻值是否合適。對於集電極開路( OC)門,其上拉電阻阻值 RL 應滿足下麵條件:

    ( 1):RL < ( VCC-VOH) /( n*IOH+m*IIH)
    ( 2):RL > ( VCC-VOL) /( IOL+m*IIL)

    其中 n:線與的開路門數;m:被驅動的輸入端數。

    1.2:常用的邏輯電平

    邏輯電平:有 TTL、 CMOS、 ECL、 PECL、 GTL;RS232、 RS422、 LVDS 等。

    其中 TTL 和 CMOS 的邏輯電平按典型電壓可分為四類:5V 係列( 5V TTL 和5VCMOS)、 3.3V 係列, 2.5V 係列和 1.8V 係列。
    5V TTL 和 5V CMOS 邏輯電平是通用的邏輯電平。
    3.3V 及以下的邏輯電平被稱為低電壓邏輯電平,常用的為 LVTTL 電平。低電壓的邏輯電平還有 2.5V 和 1.8V 兩種。
    ECL/PECL 和 LVDS 是差分輸入輸出。
    RS-422/485 和 RS-232 是串口的接口標準, RS-422/485 是差分輸入輸出, RS-232是單端輸入輸。

    1.3開路門

    門電路輸出極在集成單元內不接負載電阻而直接引出作為輸出端,這種形式的門稱為開路門。開路的TTL、CMOS、ECL門分別稱為集電極開路(OC)、漏極開路(OD)、發射極開路(OE),使用時應審查是否接上拉電阻(OC、OD門)或下拉電阻(OE門),以及電阻阻值是否合適。對於集電極開路(OC)門,其上拉電阻阻值RL應滿足下麵條件: 

    (1):RL < (VCC-Voh)/(n*Ioh+m*Iih) 拉電流盡可能大
    (2):RL > (VCC-Vol) /(Iol+m*Iil)  灌電流盡可能小

    其中n:線與的開路門數;m:被驅動的輸入端數。


    邏輯電平匹配

    2.1為什麽要進行邏輯電平匹配?

    TTL、CMOS、ECL等輸入、輸出電平標準不一致,同時采用上述多種器件互連時,為了使前級輸出的邏輯0和1能被後級安全、可靠地識別,應考慮電平之間的轉換問題。
    另一方麵各種器件所需的輸入電流、輸出驅動電流不同,為了驅動大電流器件、遠距離傳輸、同時驅動多個器件,都需要審查電流驅動能力:輸出電流應大於負載所需輸入電流。

    進行邏輯電平匹配所要遵循的原則

    a.電平關係,驅動器件的輸出電壓必須處在負載器件所要求的輸入電壓範圍,包括高、低電壓值。

    b.驅動能力,驅動器件必須能對負載器件提供灌電流最大值。驅動器件必須對負載器件提供足夠
    大的拉電流。

    c.時延特性,在高速信號進行邏輯電平轉換時,會帶來較大的延時,設計時一定要充分考慮其容
    限。

    d.選用電平轉換邏輯芯片時應慎重考慮,反複對比。通常邏輯電平轉換芯片為通用轉換芯片,可靠性高,設計方便,簡化了電路,但對於具體的設計電路一定要考慮以上三種情況,合理選用。

    e.應保證合格的噪聲容限(Vohmin-Vihmin≥0.4V,Vilmax-Volmax≥0.4V),並且輸出電壓不超過輸入電壓允許範圍。

    f.對上升/下降時間的影響。應保證Tplh和Tphl滿足電路時序關係的要求和EMC的要求。

    g.對電壓過衝的影響。過衝不應超出器件允許電壓絕對最大值,否則有可能導致器件損壞。

    其中條件1,屬於門電路電壓兼容性的問題,條件2屬於扇出數的問題。

    2.2 實例
    5V TTL門作驅動源

    驅動3.3V TTL/CMOS             通過LVC/LVT係列器件(為TTL/CMOS邏輯電平輸入,LVTTL邏輯電平輸出)進行轉換。

    驅動5V CMOS                       上拉5V電阻,或使用AHCT係列器件(為5VTTL輸入、5VCMOS輸出)進行轉換。

    3.3V TTL/CMOS門作驅動源

    驅動5V CMOS                        使用AHCT係列器件(為5V TTL輸入、5VCMOS輸出)進行轉換(3.3V TTL電平( LVTTL)與5V TTL電平可以互連)。

    5V CMOS門作驅動源

    驅動3.3V TTL/CMOS             通過LVC/LVT器件(輸入是TTL/CMOS邏輯電平,輸出是LVTTL邏輯電平)進行轉換。

    2.5V CMOS邏輯電平的互連                

    隨著芯片技術的發展,未來使用2.5V電壓的芯片和邏輯器件也會越來越多,這裏簡單談一下2.5V邏輯電平與其他電平的互連,主要是談一下2.5V邏輯電平與3.3V邏輯電平的互連。(注意:對於某些芯片,由於采用了優化設計,它的2.5V管腳的邏輯電平可以和3.3V的邏輯電平互連,此時就不需要再進行邏輯電平的轉換了。)

    1)3.3V TTL/CMOS邏輯電平驅動2.5V CMOS邏輯電平

     2.5V的邏輯器件有LV、LVC、AVC、ALVT、ALVC等係列,其中前麵四種係列器件工作在2.5V時可以容忍3.3V的電平信號輸入而ALVC不行,所以可以使用LV、LVC、AVC、ALVT係列器件來進行3.3VTTL/CMOS邏輯電平到2.5V CMOS邏輯電平的轉換。

    2)2.5V CMOS邏輯電平驅動3.3V TTL/CMOS邏輯電平

    2.5V CMOS邏輯電平的VOH為2.0V,而3.3VTTL/CMOS的邏輯電平的VIH也為2.0V,所以直接互連的話可能會出問題(除非3.3V的芯片本身的VIH參數明確降低了)。此時可以使用雙軌器SN74LVCC3245A來進行2.5V邏輯電平到3.3V邏輯電平的轉換。
    邏輯電平設計規範有哪些?
    2.3 差分信號接口

    a.CML接口

    CML 是所有高速數據接口形式中最簡單的一種,它的輸入與輸出是匹配好的,從而減少了外圍器件,也更適合於在高的頻段工作。它所提供的信號擺幅較小,從而功耗更低 。


    CML接口輸出結構:CML 接口的輸出電路形式是一個差分對,該差分對的集電極電阻為50Ω,如圖3中所示,輸出信號的高低電平切換是靠共發射極差分對的開關控製的,差分對的發射極到地的恒流源典型值為16mA,假定CML 輸出負載為一50Ω上拉電阻,則單端CML 輸出信號的擺幅為Vcc~Vcc-0.4V。在這種情況下,差分輸出信號擺幅為800mV,共模電壓為Vcc-0.2V。若CML輸出采用交流耦合至50Ω負載,這時的直流阻抗有集電極電阻決定,為50Ω,CML 輸出共模電壓變為Vcc-0.4V,差分信號擺幅仍為800mV。在交流和直流耦合情況下輸出波形見圖。

    CML接口輸入結構:

    CML 輸入結構有幾個重要特點,這也使它在高速數據傳輸中成為常用的方式,如圖所示,MAXIM公司的CML 輸入阻抗為50Ω,容易使用。輸入晶體管作為射隨器,後麵驅動一差分放大器。

    b. PECL接口

    PEL 是有ECL標準發展而來,在PECL電路中省去了負電源,較ECL 電路更方便使用。PECL信號的擺幅相對ECL 要小,這使得該邏輯更適合於高速數據的串性或並行連接。

    PECL接口輸出結構:PECL 電路的輸出結構如圖1 所示,包含一個差分對和一對射隨器。輸出射隨器工作在正電源範圍內,其電流始終存在,這樣有利於提高開關速度。標準的輸出負載是接50Ω至VCC-2V的電平上,如圖1 中所示,在這種負載條件下,OUT+與OUT-的靜態電平典型值為VCC-1.3V,OUT+與OUT-輸出電流為14mA。PECL 結構的輸出阻抗很低,典型值為4~ 5 Ω,這表明它有很強的驅動能力,但當負載與PECL 的輸出端之間有一段傳輸線時,低的阻抗造成的失配將導致信號時域波形的振鈴現象。

    PECL接口輸入結構:PECL 輸入結構如圖所示,它是一個具有高輸入阻抗的差分對。該差分對共模輸入電壓需偏置到VCC-1.3V,這樣允許的輸入信號電平動態最大。MAXIM公司的PECL 接口有兩種形式的輸入結構,一種是在芯片上已加有偏置電路,如MAX3867、MAX3675,另一種則需要外加直流偏置。



    LVDS接口

    LVDS 用於低壓差分信號點到點的傳輸,該方式有三大優點,從而使得它更具有吸引力。

    A) LVDS 傳輸的信號擺幅小,從而功耗低,一般差分線上電流不超過4mA,負載阻抗為100Ω。這一特征使它適合做並行數據傳輸。

    B) LVDS 信號擺幅小,從而使得該結構可以在2.4V 的低電壓下工作。

    C) LVDS 輸入單端信號電壓可以從0V 到2.4V 變化,單端信號擺幅為400mV,這樣允許輸入共模電壓從0.2V 到2.2V範圍內變化,也就是說LVDS 允許收發兩端地電勢有±1V的落差。

    LVDS接口輸出結構:電路差分輸出阻抗為100Ω,表三列出了其他一些指標。

    LVDS接口輸入結構 :LVDS 輸入結構如圖所示,輸入差分阻抗為100Ω,為適應共模電壓寬範圍內的變化,輸入級還包括一個自動電平調整電路,該電路將共模電壓調整為一固定值,該電路後麵是一個SCHMITT觸發器。SCHMITT觸發器為防止不穩定,設計有一定的回滯特性,SCHIMTT後級是差分放大器。 

    2.4、差分信號接口的連接

    a. CML到CML的連接

    CML 到CML 之間連接分兩種情況,當收發兩端的器件使用相同的電源時,CML 到CML 可以采用直流耦合方式,這時不需加任何器件;當收發兩端器件采用不同電源時,一般要考慮交流耦合,如圖8 中所示,注意這時選用的耦合電容要足夠大,以避免在較長連0 或連1 情況出現時,接收端差分電壓變小。

    b. PECL到PECL的連接

    PECL 到PECL 的連接分直流耦合和交流耦合兩種形式,下麵分別介紹:

    直流耦合情況

    PECL 負載一般考慮是通過50Ω接到Vcc-2V的電源上(此時也正好滿足輸入端經50Ω到Vcc-1.3V ),一般該電源是不存在的,因此通常的做法是利用電阻分壓網絡做等效電路,如圖9 中所示,該等效電路應滿足如下方程:

    在3.3V 供電時,電阻按5%的精度選取,R1 為130Ω,R2 為82Ω。而在5V 供電時,R1為82Ω,R2 為130Ω(125Ω)。

    這種等效電路同時提供50Ω (上圖兩個電阻的並聯值)的交流阻抗以匹配傳輸線。然而並沒有規定,PECL 的輸出阻抗要和傳輸線特征阻抗匹配。

    交流耦合情況

    PECL 在交流耦合輸出到50Ω的終端負載時,要考慮PECL 的輸出端加一直流偏置電阻。
    邏輯電平設計規範有哪些?
    PECL的輸出共模電壓需固定在Vcc-1.3V,在選擇直流偏置電阻時僅需該電阻能夠提供14mA 到地的通路,這樣R1=(Vcc-1.3V)/14mA。在3.3V 供電時,R1=142Ω,5V 供電時,R1=270Ω。然而這種方式給出的交流負載阻抗低於50Ω,在實際應用中,3.3V供電時,R1 可以從142Ω到200Ω之間選取,5V 供電時,R1 可以從270Ω到350Ω之間選取,原則是讓輸出波形達到最佳。

    PECL 交流耦合另外有兩種改進結構,一種是在信號通路上串接一個電阻,從而可以增大交流負載阻抗使之接近50Ω;另一種方式是在直流偏置通道上串接電感,以減少該偏置通道影響交流阻抗。R3和R2 的選擇應考慮如下幾點:

    (1)PECL 輸入直流偏壓應固定在Vcc-1.3V;
    (2)輸入阻抗應等於傳輸線阻抗;
    (3)低功耗;
    (4)外圍器件少。

    LVDS到LVDS的連接

    因為LVDS 的輸入與輸出都是內匹配的,所以LVDS 間的連接可以如圖中那樣直接連接。

    2.5. LVDS,PECL,CML 間的互連

    在下麵的討論中,PECL 按3.3V 供電考慮,即LVPECL情況。

    a、 LVPECL到CML的連接

    交流耦合情況

    LVDS到CML的一種連接方式就是交流耦合方式,如圖13 所示。在LVPECL的兩個輸出端各加一個到地的偏置電阻,電阻值選取範圍可以從142Ω到200Ω。如果LVPECL的輸出信號擺幅大於CML 的接收範圍,可以在信號通道上串一個25Ω的電阻,這時CML 輸入端的電壓擺幅變為原來的0.67 倍。 (LVPECL輸出擺幅 600-1000mV,CML輸入擺幅400-1000mV)    


    直流耦合情況

    在LVPECL到CML 的直流耦合連接方式中需要一個電平轉換網絡,如圖14中所示。該電平轉換網絡的作用是匹配LVPECL的輸出與CML的輸入共模電壓。一般要求該電平轉換網絡引入的損耗要小,以保證LVPECL的輸出經過衰減後仍能滿足CML 輸入靈敏度的要求;另外還要求自LVPECL端看到的負載阻抗近似為50Ω。下麵以LVPECL驅動MAX3875的CML 輸入為例說明該電平轉換網絡。

    b、LVPECL到LVDS的連接

    直流耦合情況

    LVPECL到LVDS 的直流耦合結構需要一個電阻網絡,如圖17中所示,設計該網絡時有這樣幾點必須考慮:首先,Agingames知道當負載是50Ω接到Vcc-2V時,LVPECL的輸出性能是最優的,因此Agingames考慮該電阻網絡應該與最優負載等效;然後Agingames還要考慮該電阻網絡引入的衰減不應太大,LVPECL輸出信號經衰減後仍能落在LVDS 的有效輸入範圍內。注意LVDS 的輸入差分阻抗為100Ω,或者每個單端到虛擬地為50Ω,該阻抗不提供直流通路,這裏意味著LVDS輸入交流阻抗與直流阻抗不等。LVPECL到LVDS 的直流耦合所需的電阻網絡需滿足下麵方程組:

    考慮VCC = +3.3V情況,解上麵的方程組得到:R1 = 182   ,R2 = 47.5   ,R3 = 47.5   ,VA = 1.13V,RAC = 51.5   ,RDC = 62.4  ,增益 = 0.337。通過該終端網絡連接LVPECL輸出與LVDS輸入時,實測得VA = 2.1V,VB = 1.06V。假定LVPECL差分最小輸出電壓為930mV,在LVDS的輸入端可達到313mV,能夠滿足LVDS輸入靈敏度要求。考慮信號較大時,如 果LVPECL的最大輸出為1.9V,LVDS的最大輸入電壓則為640mV,同樣可以滿足LVDS輸入指標要求。( LVPECL擺幅600-1000mV, LVDS250-400mV)

    交流耦合情況

    LVPECL到LVDS 的交流耦合結構如圖18 所示,LVPECL的輸出端到地需加直流偏置電阻(142Ω到200Ω),同時信號通道上一定要串接50Ω電阻,以提供一定衰減。LVDS 的輸入端到地需加5KΩ電阻,以提供共模偏置。

    c、LVDS到LVPECL的連接

    直流耦合情況

    LVDS到LVPECL的直流耦合結構中需要加一個電阻網絡,如圖19 所示,該電阻網絡完成直流電平的轉換。LVDS輸出電為1.2V,LVPECL的輸入電平為Vcc-1.3V。LVDS 的輸出是以地為基準,而LVPECL的輸入是以電源為基準,這要求考慮電阻網絡時應注意LVDS 的輸出電位不應對供電電源敏感;另一個問題是需要在功耗和速度方麵折中考慮,如果電阻值取的較小,可以允許電路在更高的速度下工作,但功耗較大,LVDS 的輸出性能容易受電源的波動影響;還有一個問題就是要考慮電阻網絡與傳輸線的匹配。電阻值可以通過下麵的方程導出。

    在Vcc 電壓為3.3V 時,解上麵的方程得:R1=374Ω,R2=249Ω,R3=402Ω,VA=1.2V,VB=2.0V,RIN=49Ω,Gain=0.62。LVDS 的最小差分輸出信號擺幅為500mV,在上麵結構中加到LVPECL輸入端的信號擺幅變為310mV,該幅度低於LVPECL的輸入標準,但對於絕大多數MAXIM公司的LVPECL電路來說,該信號幅度是足夠的,原因是MAXIM公司LVPECL輸入端有較高的增益。在實際應用中,讀者可根據器件的實際性能作出自己的判斷。( LVPECL擺幅600-1000mV, LVDS 250-400mV)

    交流耦合情況

    LVDS 到LVPECL的交流耦合結構較為簡單,圖20 給出了兩個例子

    d、CML和LVDS間互連

    一般情況下,在光傳輸係統中沒有CML和LVDS 的互連問題,因為LVDS 通常用作並聯數據的傳輸,數據速率為155MHz,622MHz或1.25GHz,而CML 常用來做串行數據的傳輸,數據速率為2.5GHz或10GHz。不管怎樣,作為特殊情況,在這裏給出了它們間互連的交流解決方案,如圖21 和圖22。需注意CML 的輸出信號擺幅應落在LVDS 的有效工作範圍內。

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